数值逻辑设计及应用(电子科技大学) 中国大学mooc慕课答案2024版 m107176

第二章 数制与编码 第1、2章单元测验

1、 十进制数 120 对应的二进制数是：

答案: 1111000

2、 十进制数 16.68 对应的十六进制数是：

答案: 10.AE

3、 十进制数 38.75 对应的8421BCD码是：

答案: 00111000.01110101

4、 十进制数 +45 对应的二进制补码是：

答案: 00101101

5、 十进制数 -47 对应的二进制补码是：

答案: 11010001

6、 十进制数 178.5 对应的余3码是：

答案: 010010101011.1000

7、 十进制数 22.37 对应的二进制数是：

答案: 10110.0101111

8、 二进制数 100110.11 对应的十六进制数是：

答案: 26.C

9、 二进制数 01000010 对应的格雷码是：

答案: 01100011

10、 二进制数 101111.0111 对应的八进制数是：

答案: 57.34

11、 两个二进制数 的补码相加，有溢出的是：

答案: 01000011+01001000;
10101111+11001111

12、 与模拟电路相比，数字系统的优越性主要体现在：

答案: 稳定可靠;
精度更高;
易于设计

13、 构成数字电路最基本的器件主要有：

答案: 门电路;
触发器

14、 数字设计的层次主要有：

答案: IC 制造过程级 ;
晶体管级;
门电路结构级;
逻辑设计级

15、 二进制加法运算包含的输入、输出变量有：

答案: 进位输入: C in;
进位输出 C out ;
本位和: S

第三章 数字电路 第3章单元测试

1、 使用片内基本单元实现逻辑函数 y=a+b.c’ 需要使用多少个最小晶体管

答案: 18

2、 若假设最小晶体管栅极电容导致的时间延迟为1，使用片内基本单元实现逻辑函数 y=a+b.c’ 时，当信号从c到y的传递延迟时间为

答案: 8

3、 下图逻辑单元实现的功能为

答案:  y=(a.(b+c))’ 

4、 下图逻辑单元实现的功能为

答案:  y=(a+b).(c+d) 

5、 在5V电源条件下，若电平容限为0.5V，考虑对等性设计指标，采用开路门设计的反相器使用的最小晶体管数量为采用CMOS结构设计的多少倍

答案:  5

6、 电路结构如图所示，该电路是 

答案:  BUFFER 

7、 电路结构如图所示，该电路是 

答案:  NOR2

8、 下图逻辑单元实现的功能为

答案: y=(a.b.c)’

9、 下图逻辑单元实现的功能为

答案:  y=(a.b+c)’ 

10、 下图逻辑单元实现的功能为

答案:  y=a.(b+c) 

11、 下图逻辑单元实现的功能为

答案: y=((a+b).(c+d))’

12、 下图逻辑单元实现的功能为

答案:  y=(a.c+b.d)’ 

13、 当电源为5V时，若CMOS反相器的输入电压为2V，输出电压的可能值为

答案: 4V

14、 当电源为5V时，若CMOS反相器的输入电压为3V，输出电压的可能值为

答案: 1V

15、 当电源为5V时，若CMOS缓冲器的输入电压为2V，输出电压的可能值为

答案: 1V

16、 当电源为5V时，若CMOS缓冲器的输入电压为3V，输出电压的可能值为

答案: 4V

17、 若CMOS单元的设计指标为：输入高电平最小值 2.8V 输入低电平最大值 2.3V输出高电平最小值 3.9V 输出低电平最大值 0.7V则高电平噪声容限为

答案: 1.1V 

18、 若CMOS单元的设计指标为：输入高电平最小值 2.8V 输入低电平最大值 2.3V输出高电平最小值 3.9V 输出低电平最大值 0.7V则低电平噪声容限为

答案:  1.6V 

19、 设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，NMOS导通电阻为100，PMOS导通电阻为150，则高电平驱动能力为

答案:  13.3 

20、 设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，NMOS导通电阻为100，PMOS导通电阻为150，则低电平驱动能力为

答案:  22

21、 设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，高电平驱动能力为8mA，低电平驱动能力为10mA，则NMOS导通电阻为

答案:  220 

22、 设电压单位为V，电流单位为mA，电阻单位为欧姆。若CMOS反相器输出高电平容限为2V，输出低电平容限为2.2V，高电平驱动能力为8mA，低电平驱动能力为10mA，则PMOS导通电阻为

答案:  250 

23、 对简单逻辑单元的集成通常称为

答案:  SSI 

24、 对常用功能运算单元的集成通常称为

答案:  MSI 

25、 片上复杂系统SOC的设计通常属于

答案: VLSI 

26、 采用FPGA进行复杂数字系统的可编程设计通常属于

答案:  VLSI 

27、 在片内CMOS单元中，从输出到电源的某条支路上存在3个MOS器件，需要使用多少个最小晶体管

答案: 9

28、 在片内CMOS单元中，从输出到地的某条支路上存在4个MOS器件，需要使用多少个最小晶体管

答案: 16

29、 INV的成本约为标准门的

答案: 三分之一 

30、 若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于

答案:  2000 

31、 若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于

答案:  100 

32、 若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于

答案:  50 

33、 若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）最接近于

答案: 50 

34、 若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）接近于多少个内部标准门级联的延迟时间

答案:  700 

35、 若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间 

答案:  40 

36、 若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间

答案: 15 

37、 若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力)，该输出单元的延迟时间（从a到y）相当于多少个内部标准门级联的延迟时间A 15 B 60 C 240 D 800

答案:  15 

38、 对于CMOS结构的NAND2器件，下列说法哪些是正确的

答案: 该器件有2个输入端;
该器件使用2个PMOS;
该器件中NMOS器件为串联

39、 下列器件中，哪些属于CMOS片内基本单元

答案:  INV ;
NOR2 

40、 关于标准门，下列说法中哪些是正确的

答案:  标准门只包含NAND2和NOR2;
反相器成本相当于1/3标准门;
标准门需要使用6个最小晶体管

41、 关于集成块的输出单元，下列说法中正确的是

答案:  输出单元一定是大驱动反相器;
输出单元的驱动能力通常为内部驱动能力的上千倍以上;
中小规模集成块的时间延迟主要取决于输出单元设计

42、 下列输入输出关系中，哪些表达了基本逻辑单元

答案: ;

43、 一个CMOS器件由4个MOS器件构成，它可能是

答案:  NAND2 ;
BUFFER

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